ＨＤＬによるＬＳＩ開発技術（ＶＨＤＬ編）

講習コード	E030A
内容	ディジタル回路の設計は、HDL（ハードウェア記述言語）を用いた方法が主流です。本講座では、実際にFPGAの評価ボード上にデジタル回路を実装することにより、VHDL記述によるハードウェア設計手法を習得します。
開催日	６／１９（木），２０（金）
開催時間	９：１５～１６：００
開催場所	ポリテクセンター埼玉
所在地	さいたま市緑区原山２－１８－８
主催者	ポリテクセンター埼玉
問合せ先	ポリテクセンター埼玉　TEL：０４８－８８２－４００３
対象者	同期カウンタ回路程度のディジタル電子回路の基本知識、基本ブロックの真理値表等を理解されている方
URL	https://www3.jeed.go.jp/saitama/poly/worker/seminar/2025/e030a.html
定員	10
料金	9,000
募集期間	2025年2月20日（木）～2025年6月4日（水）
講習時間帯	昼間
講習曜日	平日のみ
分野	その他（電気・電子）